Konstantin L├╝beck

Wilhelm-Schickard-Institute for Computer Science
Eberhard-Karls-University of Tuebingen
Computer Engineering Department
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Studentische Arbeiten

Offene Arbeiten

Die Derzeit angebotenen Abschlussarbeiten/Forschungsmodule besch├Ąftigen sich mit der Erweiterung des Open Source System-on-Chip (SoC) PULPissimo (https://github.com/pulp-platform/pulpissimo) sowie den dazugeh├Ârigen RISC-V-Prozessorkernen RI5CY und T├ťRI5X.

Erweiterung des T├ťRI5X-Prozessorkerns um die Out-of-Order Ausf├╝hrung von Instruktionen

Derzeit k├Ânnen Divisions- und Multiplikationsinstruktionen parallel zueinander (superskalar) auf dem T├ťRI5X-Prozessorkern ausgef├╝hrt werden. Jedoch ist die Reihenfolge der Ausf├╝hrung der Instruktionen zur Laufzeit nicht ver├Ąnderbar (In-Order). Ziel dieser Abschlussarbeit ist es die Reihenfolge der Ausf├╝hrung zur Laufzeit zu ver├Ąndern (Out-of-Order) um die Performance des T├ťRI5X-Prozessorkerns weiter zu steigern.

Evaluierung unterschiedlicher Kommunikationsarchitekturen des PULPissimo SoC

In dieser Arbeit soll die Kommunikation des RI5CY-Prozessorkerns mit den Peripherieger├Ąten (Speicher, Hardwarebeschleuniger, I/O) untersucht werden und eine alternative Kommunikationsarchitektur mit dem Fokus auf Energieeffizienz implementiert werden.

Entwurf und Implementierung einer Cache-Architektur f├╝r den PULPissimo SoC

Derzeit verf├╝gen die Prozessorkerne des PULPissimo SoC ├╝ber keine Cache-Architektur. Dies schr├Ąnkt den ansprechbaren Speicher aus technologischen Gr├╝nden stark ein. In dieser Arbeit soll eine Cache-Architektur implementiert werden um gr├Â├čere und langsamere Speicher (wie z.B. DDR) anzusprechen.

Entwurf und Implementierung einer PULPissimo Multi-Core-Architektur

Der PULPissimo SoC verf├╝gt derzeit nur ├╝ber einen Prozessorkern. Moderne hochleistungsanwendungen profitieren jedoch stark vom Einsatz mehrerer Prozessorkerne. Ziel dieser Arbeit ist der Einbau eines weiteren Prozessorkerns in den PULPissimo SoC und Implementation eines Kommunikationsprotokolls.

Erweiterung des RI5CY-Prozessorkerns um RISC-V Vektorinstruktionen

Durch die RISC-V Foundation wurden bereits Vektorinstruktionen in einem Standard verabschiedet. In dieser Arbeit sollen diese Vektorinstruktionen in den RI5CY-Prozessorkern integriert werden.

Erweiterung eines On-Chip Instruktions-Tracers f├╝r den RI5CY-Prozessor

Zur Performance-Analyse von Programmen ist die Rekonstruktion der Kontrollflusses von gro├čer Bedeutung. ├ťblicherweise werden diese Kontrollfluss-Analysen in Simulatoren durchgef├╝hrt, welche jedoch den Nachteil haben, dass eine Analyse sehr lange dauert. Ein On-Chip Instruktions-Tracer er├Âffnet die M├Âglichkeit solch eine Kontrollfluss-Analyse in Echtzeit durchzuf├╝hren. Ziel dieser Arbeit ist es den bestehenden Instruktions-Tracer zu erweitern und dessen Performance zu erh├Âhen.

Implementation einer Konfigurationsplattform f├╝r den T├ťRI5X-Prozessorkern

Der T├ťRI5X-Prozessorkern liegt derzeit in unterschiedlichen Mikroarchitekturvarianten vor. In dieser Arbeit soll das PULP-SDK erweitert werden, sodass unterschiedliche Mikroarchitekturvarianten ausgew├Ąhlt und kombiniert werden k├Ânnen. Zus├Ątzlich soll es m├Âglich sein eine Konfiguration automatisch hinsichtlich der Performance, Fl├Ąche und Energieeffizienz bewerten zu k├Ânnen.

Integration eines On-Chip CAN-Controllers in den PULPissimo SoC

F├╝r die Kommunikation des PULPissimo SoC mit anderen Ger├Ąten soll ein On-Chip CAN-Controller in den PULPissimo SoC integriert werden. Ziel dieser Arbeit ist es einen bestehenden CAN-Controller an den On-Chip AHB-Bus anzubinden sowie einen Treiber und eine virtuelle Testumgebung zu erstellen.

Anbindung eines Off-Chip CAN-Controller an den PULPissimo SoC

F├╝r die Kommunikation des PULPissimo SoC mit anderen Ger├Ąten soll ein Off-Chip CAN-Controller an den PULPissimo SoC angeschlossen werden. Ziel dieser Arbeit ist es einen bestehenden CAN-Controller an den SPI oder I2C-Bus anzuschlie├čen sowie einen Treiber zu erstellen und eine Kommunikation ├╝ber Linux SocketCAN aufzubauen.

Laufende Arbeiten

Erweiterung des RI5CY-Prozessorkerns um dynamische Verfahren zur Sprungvorhersage
Bachelorarbeit, 2019, Andreas Pohl

Entwurf und Implementation einer energie- und fl├Ąchensparenden ALU f├╝r den RI5CY-Prozessorkern
Bachelorarbeit, 2019, Benjamin Basler

Erweiterung des PULP-SDKs um die Unterst├╝tzung des LLVM Compilers
Bachelorarbeit, 2019, Raphael Vogelgsang

Implementation einer konfigurierbaren Audioverarbeitungs-Pipeline f├╝r PDM-Mikrofone f├╝r das Vega-Board
Masterarbeit, 2019, Maximilian Schmidt

Entwurf und Implementation eines Hardware-Beschleunigers f├╝r 1D-CNNs
Masterarbeit, 2019, Paul Palomero-Bernardo

Implementation und Evaluierung der Minerva-Beschleuniger-Architektur f├╝r DNNs
Bachelorarbeit, 2019, Jan Huber

Abgeschlossene Arbeiten

Erweiterung des RI5CY-Cores um eine Issue Pipeline-Stufe zur superskalaren Ausf├╝hrung von Instruktionen
Bachelorarbeit, 2019, Maurizio Ruchay

Forschungsinteressen

  • Performance-Analyse und Modellierung
  • Eingebettete Systeme
  • Rechnerarchitektur
  • Heterogene Systeme

Lehre

Sommersemester 2019

Wintersemester 2018/19

  • Proseminar: Moderne Architekturen Eingebetteter Systeme

Publikationen

 Bibtex-File for all Publications

    Publications of 2019

      Publications of March 2019
      • K. L├╝beck, O. Bringmann
          A Heterogeneous and Reconfigurable Embedded Architecture for Energy-Efficient Execution of Convolutional Neural Networks
        Architecture of Computing Systems (ARCS 2019), Copenhagen, Denmark

      Publications of 2016

        Publications of March 2016
        • K. L├╝beck, D. Morgenstern, T. Schweizer, D. Peterson, W. Rosenstiel, O. Bringmann
            Neues Konzept zur Steigerung der Zuverlaessigkeit einer ARM-basierten Prozessorarchitektur unter Verwendung eines CGRAs
          Proceedings Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen (MBMV) Workshop 2016, Freiburg, Germany