Ziele

Ziel des Projekts: EDA-Innovationen fĂŒr die SoC-Verifikation

Das Projekt FEST hat sich zum Ziel gesetzt Lösungen zu erforschen, die eine einheitliche Verifikation von SoCs ermöglichen. Hierzu werden ausgehend von einer Systembeschreibung bis hinunter zur elektrischen Ebene Methoden und Verfahren erforscht, die vorhandene VerifikationslĂŒcken schließen. Im Vordergrund stehen die Probleme, aus denen sich ein hohes Verbesserungspotenzial ergibt. Dazu werden neue Verifikationsverfahren unter industriellen Gesichtspunkten erforscht. Die Vernetzung verschiedener neuartiger AnsĂ€tze wird dabei durch die Umsetzung als Verbundprojekt ermöglicht. Die Integration der verschiedenen VerifikationsansĂ€tze wird auf Basis einer gemeinsamen Plattform durchgefĂŒhrt, um einerseits eine einheitliche Verifikations-Methodik zu ermöglichen und andererseits unabhĂ€ngig von einzelnen Lösungswerkzeugen zu sein.

Die Projektpartner können mit dem gewonnenen Forschungs-Know-how die Halbleiter-Industrie in Deutschland unterstĂŒtzen, die Kompetenz ihrer Entwurfsteams auch in Zukunft auf höchstem Niveau zu halten und neue leistungsfĂ€higere Verfahren in ihre Entwurfsplattformen zu integrieren. Dadurch wird eine neue EntwurfsqualitĂ€t durch verbesserte Verifikationstechniken möglich sowie die Risiken eines Re-Designs fĂŒr die Industrie minimiert. Die Verifikation – eine SchlĂŒsselkomponente des SoC-Entwurfs – wird mit diesem Forschungsvorhaben nachhaltig gestĂ€rkt und stellt somit auch eine Plattform dar, um mit zusĂ€tzlichen Kooperationen die Ergebnisse fĂŒr die Industrie in eine industriell anwendbare Umgebung zu ermöglichen.

 

Wissenschaftliche und technische Arbeitsziele

Die Verifikation stellt im Entwurfprozess einen bedeutenden Abschnitt dar. Mit ihr wird es erst sichergestellt, dass entworfene Halbleiterprodukte keine Fehler oder Abweichungen von der Spezifikation aufweisen. Somit kann die Implementierung der Schaltung auf ihre Richtigkeit und VollstĂ€ndigkeit geprĂŒft werden: ein notwendiger Schritt zu fehlerfreien und robusten Schaltungen. Es sind in den letzten Jahren viele gute AnsĂ€tze erforscht worden. Eine systematische und methodische Vorgehensweise zur Verifikation von der System-Ebene bis zur elektrischen Ebene fehlt bis Heute. Dieses Projekt will diese LĂŒcke schließen und neue AnsĂ€tze zur Verifikation von Systemen erforschen und die Integration in einem Gesamtsystem erproben.

Es arbeiten UniversitĂ€ten in diesem Projekt zusammen, um ĂŒber die eigenen Verifikationskompetenzen hinaus eine Vernetzung der unterschiedlichen Forschungsergebnisse zu erreichen. Hierzu werden neue VerifikationsansĂ€tze auf ihre Wirksamkeit erforscht: ausgehend von Beschreibungen der Systemebene ĂŒber Modelle der Architektur- und Register-Transfer-Ebene (RT-Ebene) bis hin zur elektrischen Schaltungsebene, wobei KomplexitĂ€tsgrenzen realer SchaltungsgrĂ¶ĂŸen berĂŒcksichtigt werden. Abbildung 5 zeigt schematisch auf welchen Abstraktionsebenen sich die oben beschriebenen Untersuchungen konzentrieren. Hier wird deutlich, dass auf allen Ebenen eine Modellierung notwendig ist, um Algorithmen und Verfahren zur Verifikation anzuwenden. Diese beiden Schwerpunkte werden in diesem Projekt eine herausragende Rolle spielen, um existierende AnsĂ€tze zu vernetzen.

Auf Systemebene werden Methoden zur Modellierung von Zeiteigenschaften – auch Zeitverifikation genannt – erforscht, die das Verhalten des gesamten Systems ĂŒberprĂŒfen können, bevor eine Implementierung erfolgt. Ein Ziel dieses Ansatzes ist, die Anzahl der RĂŒckschritte im Entwurfsprozess (Backtracks) in der Implementierung der Halbleiterbausteine zu halbieren.

Ein weiteres Ziel sowohl auf Systemebene als auch auf Architekturebene ist, einen einheitlichen Ansatz fĂŒr HW-/SW-Verifikation von Systemen zu erforschen, der die gemeinsame Behandlung von Soft- und Hardwarekomponenten erlaubt und die bis heute dominierende getrennte Behandlung ablösen wird. Die Verifikation auf Architekturebene soll zusĂ€tzlich mit einem Verfahren verbessert werden, welches die Systemeigenschaften in einem kompositionalen Verifikationsprozess mit Hilfe individueller Blockeigenschaften prĂŒft. Dazu werden EigenschaftsprĂŒfungen unersucht, um die Verifikation zu verbessern. Die Blockverifikation wird so erweitert, dass sie die Technik noch in Szenarien anwendbar ist, wo die Blockspezifikationen noch unvollstĂ€ndig sind (Black-/Grey-Boxes). Die gewonnenen Techniken werden genutzt, um Gegenbeispiele zu generieren und Fehler bei der EigenschaftsprĂŒfung zu lokalisieren.

Zur Verbesserung der Modellgenerierung im so genannten Front-End wird die LeistungsfĂ€higkeit der Verifikationsmethodik fĂŒr digitale Blöcke deutlich gesteigert. Bei der Lösung von pathologischen FĂ€llen der Verifikation sequentieller Schaltungen und bei Arithmetikblöcken, wird eine Effizienzsteigerung um eine GrĂ¶ĂŸenordnung angestrebt. Auch werden Verifikationen erstmals möglich, bei denen heutige EDA-Werkzeuge und -Methoden noch scheitern. Hierbei werden Informationen der Bit-Ebenen genutzt, um die KomplexitĂ€t der Verifikation deutlich zu reduzieren. FĂŒr gemischt analog-digitale Schaltungen wird ein Werkzeug zum Mixed-Signal-Model-Checking entstehen. Dieses soll in der Lage sein, Toleranzen der Parameter des Analogteils der Schaltung zu berĂŒcksichtigen und in einer digitalen Verifikationsumgebung einsetzbar sein, damit SoCs mit seinen digitalen und analogen Blöcken verifizierbar ist.