Ziele

 

Ziel des Projekts: EDA-Innovationen fĂĽr die SoC-Verifikation

Das Projekt FEST hat sich zum Ziel gesetzt Lösungen zu erforschen, die eine einheitliche Verifikation von SoCs ermöglichen. Hierzu werden ausgehend von einer Systembeschreibung bis hinunter zur elektrischen Ebene Methoden und Verfahren erforscht, die vorhandene Verifikationslücken schließen. Im Vordergrund stehen die Probleme, aus denen sich ein hohes Verbesserungspotenzial ergibt. Dazu werden neue Verifikationsverfahren unter industriellen Gesichtspunkten erforscht. Die Vernetzung verschiedener neuartiger Ansätze wird dabei durch die Umsetzung als Verbundprojekt ermöglicht. Die Integration der verschiedenen Verifikationsansätze wird auf Basis einer gemeinsamen Plattform durchgeführt, um einerseits eine einheitliche Verifikations-Methodik zu ermöglichen und andererseits unabhängig von einzelnen Lösungswerkzeugen zu sein.

Die Projektpartner können mit dem gewonnenen Forschungs-Know-how die Halbleiter-Industrie in Deutschland unterstützen, die Kompetenz ihrer Entwurfsteams auch in Zukunft auf höchstem Niveau zu halten und neue leistungsfähigere Verfahren in ihre Entwurfsplattformen zu integrieren. Dadurch wird eine neue Entwurfsqualität durch verbesserte Verifikationstechniken möglich sowie die Risiken eines Re-Designs für die Industrie minimiert. Die Verifikation – eine Schlüsselkomponente des SoC-Entwurfs – wird mit diesem Forschungsvorhaben nachhaltig gestärkt und stellt somit auch eine Plattform dar, um mit zusätzlichen Kooperationen die Ergebnisse für die Industrie in eine industriell anwendbare Umgebung zu ermöglichen.

 

Wissenschaftliche und technische Arbeitsziele

Die Verifikation stellt im Entwurfprozess einen bedeutenden Abschnitt dar. Mit ihr wird es erst sichergestellt, dass entworfene Halbleiterprodukte keine Fehler oder Abweichungen von der Spezifikation aufweisen. Somit kann die Implementierung der Schaltung auf ihre Richtigkeit und Vollständigkeit geprüft werden: ein notwendiger Schritt zu fehlerfreien und robusten Schaltungen. Es sind in den letzten Jahren viele gute Ansätze erforscht worden. Eine systematische und methodische Vorgehensweise zur Verifikation von der System-Ebene bis zur elektrischen Ebene fehlt bis Heute. Dieses Projekt will diese Lücke schließen und neue Ansätze zur Verifikation von Systemen erforschen und die Integration in einem Gesamtsystem erproben.

Es arbeiten Universitäten in diesem Projekt zusammen, um über die eigenen Verifikationskompetenzen hinaus eine Vernetzung der unterschiedlichen Forschungsergebnisse zu erreichen. Hierzu werden neue Verifikationsansätze auf ihre Wirksamkeit erforscht: ausgehend von Beschreibungen der Systemebene über Modelle der Architektur- und Register-Transfer-Ebene (RT-Ebene) bis hin zur elektrischen Schaltungsebene, wobei Komplexitätsgrenzen realer Schaltungsgrößen berücksichtigt werden. Abbildung 5 zeigt schematisch auf welchen Abstraktionsebenen sich die oben beschriebenen Untersuchungen konzentrieren. Hier wird deutlich, dass auf allen Ebenen eine Modellierung notwendig ist, um Algorithmen und Verfahren zur Verifikation anzuwenden. Diese beiden Schwerpunkte werden in diesem Projekt eine herausragende Rolle spielen, um existierende Ansätze zu vernetzen.

Auf Systemebene werden Methoden zur Modellierung von Zeiteigenschaften – auch Zeitverifikation genannt – erforscht, die das Verhalten des gesamten Systems überprüfen können, bevor eine Implementierung erfolgt. Ein Ziel dieses Ansatzes ist, die Anzahl der Rückschritte im Entwurfsprozess (Backtracks) in der Implementierung der Halbleiterbausteine zu halbieren.

Ein weiteres Ziel sowohl auf Systemebene als auch auf Architekturebene ist, einen einheitlichen Ansatz für HW-/SW-Verifikation von Systemen zu erforschen, der die gemeinsame Behandlung von Soft- und Hardwarekomponenten erlaubt und die bis heute dominierende getrennte Behandlung ablösen wird. Die Verifikation auf Architekturebene soll zusätzlich mit einem Verfahren verbessert werden, welches die Systemeigenschaften in einem kompositionalen Verifikationsprozess mit Hilfe individueller Blockeigenschaften prüft. Dazu werden Eigenschaftsprüfungen unersucht, um die Verifikation zu verbessern. Die Blockverifikation wird so erweitert, dass sie die Technik noch in Szenarien anwendbar ist, wo die Blockspezifikationen noch unvollständig sind (Black-/Grey-Boxes). Die gewonnenen Techniken werden genutzt, um Gegenbeispiele zu generieren und Fehler bei der Eigenschaftsprüfung zu lokalisieren.

Zur Verbesserung der Modellgenerierung im so genannten Front-End wird die Leistungsfähigkeit der Verifikationsmethodik für digitale Blöcke deutlich gesteigert. Bei der Lösung von pathologischen Fällen der Verifikation sequentieller Schaltungen und bei Arithmetikblöcken, wird eine Effizienzsteigerung um eine Größenordnung angestrebt. Auch werden Verifikationen erstmals möglich, bei denen heutige EDA-Werkzeuge und -Methoden noch scheitern. Hierbei werden Informationen der Bit-Ebenen genutzt, um die Komplexität der Verifikation deutlich zu reduzieren. Für gemischt analog-digitale Schaltungen wird ein Werkzeug zum Mixed-Signal-Model-Checking entstehen. Dieses soll in der Lage sein, Toleranzen der Parameter des Analogteils der Schaltung zu berücksichtigen und in einer digitalen Verifikationsumgebung einsetzbar sein, damit SoCs mit seinen digitalen und analogen Blöcken verifizierbar ist.